可制造性导向设计

        前言 

        半导体制程技术的演进先前大致依循摩尔定律（ Moore’s Law ）：每两年进步一世代，布局规则（ Layout Rule ）持续需较前代原始设计微缩 70% ，使积体电路（ IC ）单位面积内含电晶体的数量增加一倍。 半导体制程技术的演进先前大致依循摩尔定律（ Moore’s Law ）：每两年进步一世代，布局规则（ Layout Rule ）持续需较前代原始设计微缩 70% ，使积体电路（ IC ）单位面积内含电晶体的数量增加一倍。 目前先进技术已正式进入奈米（ Nanometer ，按一奈米 = 十亿分之一公尺）世代，如 90 奈米技术已在量产中。 目前先进技术已正式进入奈米（ Nanometer ，按一奈米 = 十亿分之一公尺）世代，如 90 奈米技术已在量产中。 但是在技术继续演进的道路上可谓困难与挑战重重，例如半导体业界所共同订定的国际半导体技术蓝图（ International Technology Roadmap for Semiconductors ， ITRS ），从 2003 年起即体认制程持续微缩所面临的困难度越来越高，发展时程已从每 2 年发展一个世代重新修正为每三年一个世代（如图一所示），预期了制程发展的时程的减缓。 但是在技术继续演进的道路上可谓困难与挑战重重，例如半导体业界所共同订定的国际半导体技术蓝图（ International Technology Roadmap for Semiconductors ， ITRS ），从 2003 年起即体认制程持续微缩所面临的困难度越来越高，发展时程已从每 2 年发展一个世代重新修正为每三年一个世代（如图一所示），预期了制程发展的时程的减缓。 而许多新技术、新方式，不论在设计端或制程发展 而许多新技术、新方式，不论在设计端或制程发展图一 2003 ITRS Technology Trends端，都开始兴起与被热烈讨论，试图克服奈米世代的挑战，保持技术进步端，都开始兴起与被热烈讨论，试图克服奈米世代的挑战，保持技术进步的动力。 

        积体电路 (IC) 制程技术不断的微缩，在稳定性的控制上日形艰难及许多制程上的衍生效应于先前设计时并未被充分考量，使得 IC 可正常功能的幅度（ Margin ）及良率（ Yield ）提升的速度在奈米世代后开始受到明显的影响，因此一些‘可制造性导向设计’（ Design For Manufacturability ， 积体电路 (IC) 制程技术不断的微缩，在稳定性的控制上日形艰难及许多制程上的衍生效应于先前设计时并未被充分考量，使得 IC 可正常功能的幅度（ Margin ）及良率（ Yield ）提升的速度在奈米世代后开始受到明显的影响，因此一些‘可制造性导向设计’（ Design For Manufacturability ， 以下简称 DFM ）的解决方案，在近一、二年来开始成为重要的主题。 以下简称 DFM ）的解决方案，在近一、二年来开始成为重要的主题。 DFM 或相似 DFY （ Design for Yield ，良率导向设计），简而言之即由制程人员将 IC 由设计完到制造过程所可能发生之各种效应（ Effects ）及变异（ Variation ）及更重要的对 IC 功能的影响加以仔细的分析检测，而设计者在设计流程中即将这些资讯考量含入，使所设计的 IC 对制程变异有更佳之容忍度（ tolerance ）及更容易有高良率。 DFM 或相似 DFY （ Design for Yield ，良率导向设计），简而言之即由制程人员将 IC 由设计完到制造过程所可能发生之各种效应（ Effects ）及变异（ Variation ）及更重要的对 IC 功能的影响加以仔细的分析检测，而设计者在设计流程中即将这些资讯考量含入，使所设计的 IC 对制程变异有更佳之容忍度（ tolerance ）及更容易有高良率。 DFM 衍生出许多新而复杂的课题需要晶片设计者及制程提供者的携手合作，也有别于传统的设计 ¾ 制程分工模式。 DFM 衍生出许多新而复杂的课题需要晶片设计者及制程提供者的携手合作，也有别于传统的设计 ¾ 制程分工模式。 本文仅就 DFM 涵盖之课题及未来发展趋势作一简短探讨。 本文仅就 DFM 涵盖之课题及未来发展趋势作一简短探讨。 

        微影技术对设计布局带来的挑战及 DFM 方案 

        进入奈米世代后因制程微缩所带来的挑战，依对设计上的影响大体上可分为两大类：第一类主要为设计实体布局（ Physical Layout ）上确实度及稳健性，为因光学微显影技术（ micro-lithography ）发展时程无法跟上制程技术微缩所需，如 90 奈米之闸极线宽实际已达 70 奈米，但最新型现役光学扫描机之波长仍维持在 193 奈米，而更新更小波长（更佳解像能力）的微影技术，如 157nm 波长；或深超紫外线微影技术（ EUV ），不是因为进展过慢被业界放弃（ 157nm ），或则离量产阶段尚远，由于实体尺寸所需已远小于所能使用之光学波长，所以制程技术进入所谓次波长纪元（ Sub wave length era ），常见比喻如“好像在用蜡笔（粗）去画条像头发一样线”形容其困难度，可见一般。 进入奈米世代后因制程微缩所带来的挑战，依对设计上的影响大体上可分为两大类：第一类主要为设计实体布局（ Physical Layout ）上确实度及稳健性，为因光学微显影技术（ micro-lithography ）发展时程无法跟上制程技术微缩所需，如 90 奈米之闸极线宽实际已达 70 奈米，但最新型现役光学扫描机之波长仍维持在 193 奈米，而更新更小波长（更佳解像能力）的微影技术，如 157nm 波长；或深超紫外线微影技术（ EUV ），不是因为进展过慢被业界放弃（ 157nm ），或则离量产阶段尚远，由于实体尺寸所需已远小于所能使用之光学波长，所以制程技术进入所谓次波长纪元（ Sub wave length era ），常见比喻如“好像在用蜡笔（粗）去画条像头发一样线”形容其困难度，可见一般。 在此情形下造成在晶圆上曝出后的关键尺寸（ Critical Dimension ， CD ）易产生误差（ Bias ），直接或间接造成缺陷（退缩，桥接，开短路等），影响量产良率。 在此情形下造成在晶圆上曝出后的关键尺寸（ Critical Dimension ， CD ）易产生误差（ Bias ），直接或间接造成缺陷（退缩，桥接，开短路等），影响量产良率。 此外如 Poly Gate 的 CD 与原设计时选用差异太大，对元件特性影响造成产品运作区间过小等种种问题。 此外如 Poly Gate 的 CD 与原设计时选用差异太大，对元件特性影响造成产品运作区间过小等种种问题。 

        为解决微显影技术等问题，光学邻近效应修正法（ Optical Proximity Correction ， OPC ）及其他各种解析度增强技术（ Resolution Enhancement Technology ， RET ）早已开始被应用在设计图样作各种修正，期使最后曝光 / 蚀刻后图形与设计时所要相同，此即所谓设计布局画什么即（在晶片上）得到什么（ What You Draw Is What You Get (on Si) ）。 为解决微显影技术等问题，光学邻近效应修正法（ Optical Proximity Correction ， OPC ）及其他各种解析度增强技术（ Resolution Enhancement Technology ， RET ）早已开始被应用在设计图样作各种修正，期使最后曝光 / 蚀刻后图形与设计时所要相同，此即所谓设计布局画什幺即（在晶片上）得到什幺（ What You Draw Is What You Get (on Si) ）。 然而，即使目前 OPC 技术已大幅改善，并由传统的规则基础的方法（ Rule Base ）演进到模型基础的方法（ Model Base ），但其技术本身仍有一定极限，仍然无法完全百分百解决此实际临界尺寸与原设计布局偏差问题。 然而，即使目前 OPC 技术已大幅改善，并由传统的规则基础的方法（ Rule Base ）演进到模型基础的方法（ Model Base ），但其技术本身仍有一定极限，仍然无法完全百分百解决此实际临界尺寸与原设计布局偏差问题。 

        目前晶圆专工业者为解决此问题，有多项 DFM 的措施，在 90 奈米开始，便为尔后量产时之可制造性考量，开始在提供给客户的设计支援手册（ Design Support Manual ）中，额外加入或整理出较有利量产的设计规则。 目前晶圆专工业者为解决此问题，有多项 DFM 的措施，在 90 奈米开始，便为尔后量产时之可制造性考量，开始在提供给客户的设计支援手册（ Design Support Manual ）中，额外加入或整理出较有利量产的设计规则。 此种为考虑量产制程容忍度及提高良率考量所订定出来的设计规则，称之为‘推荐规则 ’ （ Recommended Rule ）。 此种为考虑量产制程容忍度及提高良率考量所订定出来的设计规则，称之为‘推荐规则 ’ （ Recommended Rule ）。 由于推荐（布局）规则系在某些最小设计规则上 ¾ 大部分是间隔（ spacing ）规则上 ¾ 与以放松（大）， 由于推荐（布局）规则系在某些最小设计规则上 ¾ 大部分是间隔（ spacing ）规则上 ¾ 与以放松（大）， 全部采用会使晶粒面积相对变大，所以一般会依对可制造性或对良率的可能贡献程度定出不同的推荐等级，如对良率确定贡献较大者定为第一优先 全部采用会使晶粒面积相对变大，所以一般会依对可制造性或对良率的可能贡献程度定出不同的推荐等级，如对良率确定贡献较大者定为第一优先 （ Priority one ），提醒设计者优先采用。 （ Priority one ），提醒设计者优先采用。 

        另一 DFM 方法，则在提供给客户的设计建议中加入适合‘光学邻近效应修正法’的图样布局指导原则（ OPC-Friendly Design Guideline ），亦即指出某些 OPC 较无法完美修正之布局放样方式，提醒设计者选择避开，以后更可能植入于自动布局软体中，避免有过紧不合量产制造的设计布局图样，而造成产品良率不易提升。 另一 DFM 方法，则在提供给客户的设计建议中加入适合‘光学邻近效应修正法’的图样布局指导原则（ OPC-Friendly Design Guideline ），亦即指出某些 OPC 较无法完美修正之布局放样方式，提醒设计者选择避开，以后更可能植入于自动布局软体中，避免有过紧不合量产制造的设计布局图样，而造成产品良率不易提升。 

        同时，传统的设计后布局验检（ Post Layout Check ）仅检验线路布局时的规则是遵循 IC 制造厂所提供的规则与否，均未将光学之效应考虑在内，亦即不是检验最后在晶圆上所产生的最后图形。 同时，传统的设计后布局验检（ Post Layout Check ）仅检验线路布局时的规则是遵循 IC 制造厂所提供的规则与否，均未将光学之效应考虑在内，亦即不是检验最后在晶圆上所产生的最后图形。 对此也发展出各式之光学规则检验（ Lithography Rule Check ， LRC ），亦即将设计布局作一光学 /OPC 之模拟后，再去做检验，如此即可找出设计布局上较不利制造之热点（ hot spot ），而可在设计阶段加以修改排除，增加设计布局之稳健度（ Robustness ）。 对此也发展出各式之光学规则检验（ Lithography Rule Check ， LRC ），亦即将设计布局作一光学 /OPC 之模拟后，再去做检验，如此即可找出设计布局上较不利制造之热点（ hot spot ），而可在设计阶段加以修改排除，增加设计布局之稳健度（ Robustness ）。 LRC 方法目前都已在开始使用中，长期可自动化后将是设计流程的必要步骤。 LRC 方法目前都已在开始使用中，长期可自动化后将是设计流程的必要步骤。 

        此外与设计布局稳健度有关但与微影技术较无直接关系之 DFM 主要作可能失效点预防（ Fault Prevention ）而增加双重接点，例如在先进的铜导线制程中，上下两导线仅靠单个内连线栓塞（ Via ）连通，单一产品也许有上千万个。 此外与设计布局稳健度有关但与微影技术较无直接关系之 DFM 主要作可能失效点预防（ Fault Prevention ）而增加双重接点，例如在先进的铜导线制程中，上下两导线仅靠单个内连线栓塞（ Via ）连通，单一产品也许有上千万个。 在制程微缩下，因所掉落的微尘或因电迁移（ Electro-migration ）效应使单个内连线栓塞在长期操作下产生的空洞（ Void ）而都易造成断线，使产品失效。 在制程微缩下，因所掉落的微尘或因电迁移（ Electro-migration ）效应使单个内连线栓塞在长期操作下产生的空洞（ Void ）而都易造成断线，使产品失效。 

        图二双内连线栓塞晶圆专工业者在可制造性导向设计规则中建议在不影响面积下，尽量设计成两个以上的内连线栓塞（ Double Via Insertion ， or redundant via ），以增加量产时的良率及产品稳健性（见图二）。 晶圆专工业者在可制造性导向设计规则中建议在不影响面积下，尽量设计成两个以上的内连线栓塞（ Double Via Insertion ， or redundant via ），以增加量产时的良率及产品稳健性。 此法已在设计自动化上实现，单层 double via 实现率可达九成以上。 此法已在设计自动化上实现，单层 double via 实现率可达九成以上。 

        元件微缩之衍生效应对电性模型之影响及 DFM 方策 

        元件（ Device ）持续微缩，电晶体特性对制程变化及其环境的敏感度愈来愈高，许多先前被视为次等效应 元件（ Device ）持续微缩，电晶体特性对制程变化及其环境的敏感度愈来愈高，许多先前被视为次等效应 （ secondary effects ）已不能再被等闲视之，考量对整体电性的变异，这些效应已明显成为主要效应对产品的设计有相当的影响；设计者希望制程提供者能仔细分析这些效应，如无法在制程上降低避免，则需将其含入设计者所依赖之电性参数模型中（ SPICE Model ），使能在设计时作最精准之计算。 （ secondary effects ）已不能再被等闲视之，考量对整体电性的变异，这些效应已明显成为主要效应对产品的设计有相当的影响；设计者希望制程提供者能仔细分析这些效应，如无法在制程上降低避免，则需将其含入设计者所依赖之电性参数模型中（ SPICE Model ），使能在设计时作最精准之计算。 

        常见提起之效应有： 

        LOD （ Length of Diffusion ） Effect ：对相同大小闸极因其所在扩散区的相对位置及尺寸大小而有不同电性之效应，此为 STI 不同应力效应之故，又称 STI stressing effects 。 LOD （ Length of Diffusion ） Effect ：对相同大小闸极因其所在扩散区的相对位置及尺寸大小而有不同电性之效应，此为 STI 不同应力效应之故，又称 STI stressing effects 。 

        Well Proximity Effect ：因井区离子植入散射（ Scattering ）效应之关系，电晶体电性会因 N 井区至扩散区距离不同而受不同程度之影响。 Well Proximity Effect ：因井区离子植入散射（ Scattering ）效应之关系，电晶体电性会因 N 井区至扩散区距离不同而受不同程度之影响。 

        L shape Effect （ poly/Diffusion flare ）： L shape Effect （ poly/Diffusion flare ）： 在布局时画一个 L 形的图形其弯角假设为直角，但在实际状况下因光学临近效应，弯角是一个类似外展喇叭形（ flare ），当 poly gate 愈来愈靠近 diffusion 时这些弯角就开始对电性开始产生影响的效应。 在布局时画一个 L 形的图形其弯角假设为直角，但在实际状况下因光学临近效应，弯角是一个类似外展喇叭形（ flare ），当 poly gate 愈来愈靠近 diffusion 时这些弯角就开始对电性开始产生影响的效应。 

        在制程后段内连线（ Interconnect ）上，自进入 130 奈米世代后，为降低导线阻值及电容（ Resistance and Capacitor ， RC ）以增快导线速度，在 在制程后段内连线（ Interconnect ）上，自进入 130 奈米世代后，为降低导线阻值及电容（ Resistance and Capacitor ， RC ）以增快导线速度，在导线本身及其隔绝介电层（ Dielectric Layer ）引进铜及低介电值材料（ Copper/Low-K ），及所需双嵌入制程步骤（ Dual-Damascene Process ），使用许多新制程技术如电镀铜（ Copper Electroplating ），铜化学机械研磨（ Cu-CMP ），及低介电层蚀刻（ Low-K Etching ）。 导线本身及其隔绝介电层（ Dielectric Layer ）引进铜及低介电值材料（ Copper/Low-K ），及所需双嵌入制程步骤（ Dual-Damascene Process ），使用许多新制程技术如电镀铜（ Copper Electroplating ），铜化学机械研磨（ Cu-CMP ），及低介电层蚀刻（ Low-K Etching ）。 这些制程技术会因设计图样布局的线宽大小及密度变化而产生不同程度的负载效应（ Loading Effect ），这些制程负载效应，会影响内连线电阻及电容的实际效果。 这些制程技术会因设计图样布局的线宽大小及密度变化而产生不同程度的负载效应（ Loading Effect ），这些制程负载效应，会影响内连线电阻及电容的实际效果。 制程方案以 Cu CMP 为例，为降低负载效应，专工业者在提供给客户的设计支援手册中，会有加入无作用铜填充物（ Dummy Filler ）规则 , 来增加研磨平坦性（ Planarization ）。 制程方案以 Cu CMP 为例，为降低负载效应，专工业者在提供给客户的设计支援手册中，会有加入无作用铜填充物（ Dummy Filler ）规则 , 来增加研磨平坦性（ Planarization ）。 

        即使如此，因研磨不平整度所造成的厚度变化，必须被考虑进电阻电容的计算中，以确保内连线速度与当初设计的标准符合。 即使如此，因研磨不平整度所造成的厚度变化，必须被考虑进电阻电容的计算中，以确保内连线速度与当初设计的标准符合。 

        此外之因蚀刻制程造成导线深度不同而对 RC 设计目标之影响，目前也是希望透过电性量测之方式加以了解中。 此外之因蚀刻制程造成导线深度不同而对 RC 设计目标之影响，目前也是希望透过电性量测之方式加以了解中。 

        DFM 需制程 、 设计业者密切合作，共创双赢

        因制程微缩所演进出来的可制造性设计导向方案越趋显的重要，尤其当 90 奈米晶片已进入量产规模的现在，设计业者与专工业者已愈来愈重视此一问题。 因制程微缩所演进出来的可制造性设计导向方案越趋显的重要，尤其当 90 奈米晶片已进入量产规模的现在，设计业者与专工业者已愈来愈重视此一问题。 设计业者持续要求专工业者提供各方面的可制造性设计建议，视产品而加以运用，以确保自家产品的良率及稳健度。 设计业者持续要求专工业者提供各方面的可制造性设计建议，视产品而加以运用，以确保自家产品的良率及稳健度。 所以可说，可制造性设计方案是专工业者与设计业者共同为提升产品良率所发展出来的沟通介面。 所以可说，可制造性设计方案是专工业者与设计业者共同为提升产品良率所发展出来的沟通介面。 此一趋势，在同时具有设计及量产能力的 IDM 公司同样受到重视。 此一趋势，在同时具有设计及量产能力的 IDM 公司同样受到重视。 

        设计业者需有适当可用的自动化设计软体工具（ EDA Tool ），使设计业者在设计之初，就可以利用这些工具所模拟的结果来修正设计，以确保所设计与制造的结果相近。 设计业者需有适当可用的自动化设计软体工具（ EDA Tool ），使设计业者在设计之初，就可以利用这些工具所模拟的结果来修正设计，以确保所设计与制造的结果相近。 所以 DFM 解决方案之最后目标需实现于 EDA 工具上。 所以 DFM 解决方案之最后目标需实现于 EDA 工具上。 所以设计者， EDA 工具业者及制程提供者是完整方案的铁三角。 所以设计者， EDA 工具业者及制程提供者是完整方案的铁三角。 

        在联电在 90 奈米制造所提出的可制造性设计方案支援流程（ DFM Support Flow ）如图三所示。 在联电在 90 奈米制造所提出的可制造性设计方案支援流程（ DFM Support Flow ）。 其中包括可制造性设计建议的 IP 及 Library ；在设计阶段亦提供客户 DFT （ Design-For-Test ）及 DFD （ Design-For-Diagnosis ）两种服务；在出光罩之前及之后提供客户 LRC/OPC 等服务（ Pre/Post Tape/Out LRC/OPC Service ）。 其中包括可制造性设计建议的 IP 及 Library ；在设计阶段亦提供客户 DFT （ Design-For-Test ）及 DFD （ Design-For-Diagnosis ）两种服务；在出光罩之前及之后提供客户 LRC/OPC 等服务（ Pre/Post Tape/Out LRC/OPC Service ）。 

        此外，针对出光罩后的设计规则检验也有提供针对可制造性导向设计的检验流程。 此外，针对出光罩后的设计规则检验也有提供针对可制造性导向设计的检验流程。 另外，在可制造性导向设计的指导原则（ DFM Design Guideline ）中，如图三所示，除提供双内连线栓塞建议规则（ Double Via Insertion ）外，亦可提供此项自动化的服务。 另外，在可制造性导向设计的指导原则（ DFM Design Guideline ）中，除提供双内连线栓塞建议规则（ Double Via Insertion ）外，亦可提供此项自动化的服务。 

        而这些提供的可制造性设计的整套方案都必须要设计业者的配合，才能为产品良率共同创造双赢。 而这些提供的可制造性设计的整套方案都必须要设计业者的配合，才能为产品良率共同创造双赢。 在此同时，也要设计业者不断的提供意见给晶片制造商来共同提升整个可制造性设计方案的最适化（ Optimization ）。 在此同时，也要设计业者不断的提供意见给晶片制造商来共同提升整个可制造性设计方案的最适化（ Optimization ）。 

        结语 

        半导体产业在持续遵循摩尔定律在进入奈米世代后，制程的微缩已经面临到制程极限的挑战，为使晶片制造的良率及产品的品质不被影响，晶片制造商提出 DFM 方案给晶片设计业者作为设计时的建议及参考。 半导体产业在持续遵循摩尔定律在进入奈米世代后，制程的微缩已经面临到制程极限的挑战，为使晶片制造的良率及产品的品质不被影响，晶片制造商提出 DFM 方案给晶片设计业者作为设计时的建议及参考。 这些方案唯有赖晶片设计业者与制程提供者的共同合作才能共创双赢，提升产品品质与良率，共同为奈米世代创造未来及持续进步的原动力。 这些方案唯有赖晶片设计业者与制程提供者的共同合作才能共创双赢，提升产品品质与良率，共同为奈米世代创造未来及持续进步的原动力。 如此半导体产业才能持续创造商机，持续带动产业进步。 如此半导体产业才能持续创造商机，持续带动产业进步。

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